[工學] [VHDL] Digital stop watch[디지털 스톱 워치] 설계 소스 - 키트와 쿼터스를 이용
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작성일 19-09-23 14:03
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2. 설계 일정
설계 구조
소스 reference(자료) 검색
코딩
시뮬레이션 analysis
보고서 작성
3. 수행 내용
▼ 프로젝트 introduce
- 키트의 Segment에 시간을 Display하고, Button switch로 control
- 시간, 분, 1/100초 단위까지 있어서 세밀하게 시간을 측정(測定) 할 수 있다
▼ 사용된 툴과 키트 introduce
- 사용 툴 : Quartus2
- 키트 : HBE-COMBO2[FPGA] ` Cyclone2 (EP2C35F672C8N)
▼ core 알고리즘과 간략한 구조 introduce
- 4개의 주요 회로를 컴포넌트 문으로 결합하여 사용
▼ 구현된 program 소스 introduce
Entity 입출력 포트 선언
entity stopwatch is
port( clk : in std_logic; 1kHz
reset : in std_logic;
start_stop : in std_logic; Run/Stop 동작을 조정하는 스위치
p0 : out std_logic;
p1 : out std_logic;
p2 : out std_logic;
p3 : out std_logic;
p4 : out std_logic;
p5 : out std_logic; com0 ~ com5, 6개의 Segment만 사용
a : out std_logic;
b :…(생략(省略))
[工學] [VHDL] Digital stop watch[디지털 스톱 워치] 설계 소스 - 키트와 쿼터스를 이용
![[공학]%20[VHDL]%20Digital%20stop%20watch[디지털%20스톱%20워치]%20설계%20소스%20-%20키트와%20쿼터스를%20이용_hwp_01.gif](http://www.allreport.co.kr/View/%5B%EA%B3%B5%ED%95%99%5D%20%5BVHDL%5D%20Digital%20stop%20watch%5B%EB%94%94%EC%A7%80%ED%84%B8%20%EC%8A%A4%ED%86%B1%20%EC%9B%8C%EC%B9%98%5D%20%EC%84%A4%EA%B3%84%20%EC%86%8C%EC%8A%A4%20-%20%ED%82%A4%ED%8A%B8%EC%99%80%20%EC%BF%BC%ED%84%B0%EC%8A%A4%EB%A5%BC%20%EC%9D%B4%EC%9A%A9_hwp_01.gif)
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다. 이번 프로젝트 설계를 통해 학기 동안 배웠던 VHDL 문법을 복습하고, 나아가 더 복잡한 구조를 해석하고 설계할 수 있는 능력을 기를 수 있으며 키트의 세그먼트 활용과 클락 신호를 다루는 능력을 기를 수 있을 것이다. 이번 프로젝트 설계를 통해 학기 동안 배웠던 VHDL 문법을 복습하고, 나아가 더 복잡한 구조를 해석하고 설계할 수 있는 능력을 기를 수 있으며 키트의 세그먼트 활용과 클락 신호를 다루는 능력을 기를 수 있을 것이다.
2. 설계 일정
설계 구조
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코딩
시뮬레이션 analysis
보고서 작성
3. 수행 내용
▼ 프로젝트 introduce
- 키트의 Segment에 시간을 Display하고, Button switch로 control
- 시간, 분, 1/100초 단위까지 있어서 세밀하게 시간을 측정(測定) 할 수 있다
▼ 사용된 툴과 키트 introduce
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Digital Stop Watch
1. 수행 목적
Digital Stop Watch는 정확하게 시간을 멈출 수 있고, 시간을 숫자로 표시해 주기 때문에 보기 쉬운 長點이 있어 Analog에 비해 활용도가 높고 Digital 시계가 익숙한 현 세대에 더욱 선호되는 편이다.[工學] [VHDL] Digital stop watch[디지털 스톱 워치] 설계 소스 - 키트와 쿼터스를 이용
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Digital Stop Watch
1. 수행 목적
Digital Stop Watch는 정확하게 시간을 멈출 수 있고, 시간을 숫자로 표시해 주기 때문에 보기 쉬운 長點이 있어 Analog에 비해 활용도가 높고 Digital 시계가 익숙한 현 세대에 더욱 선호되는 편이다.
